Wpływ na szybkość dostępu do pamięci Synchronous DRAM ma CAS latency, która jest uzależniona od taktu zegara. W związku z opóźnieniami CAS parametry modułu pamięci SDRAM określane są w cyklach zegarowych, a nie w czasie rzeczywistym.
Ponieważ moduł pamięci ma wiele wewnętrznych banków, sygnał wyjściowy może być zajęty w 100%, bez względu na opóźnienie CAS, poprzez pipelining. Niestety, ta maksymalna przepustowość może być osiągnięta jedynie wtedy, gdy znacznie wcześniej przed samym odczytem wiadomo które dane mają być odczytane, jeśli tego nie wiadomo, może nastąpić zjawisko hazardu, którego skutkiem będzie znaczny spadek wydajności. W wypadku całkowicie nieprzewidywalnego dostępu do pamięci, właściwym czasem opóźnienia jest: czas zamknięcia otwartego wiersza plus czas potrzebny na otwarcie nowego (RAS). Z uwagi na to, że operacje zapisu/odczytu są często wykonywane na sąsiadujących danych w jednym wierszu, do określenia opóźnienia wystarczy wtedy sam parametr CAS.