TILE64 è un microcontrollore sviluppato dalla Tilera Corporation. Il microcontrollore è formato da 64 processori elementari chiamati "Tile" collegati da una rete a maglia. Ogni tile include un core di calcolo, una propria cache e un router non bloccante utilizzato per smistare le comunicazioni tra i tile del processore. La rete permette una velocità di comunicazione massima di 500 Gbit tra un tile e i quattro tile adiacenti.
Ogni core ha una pipeline corta a tre stadi in grado di eseguire un set di istruzioni in ordine derivate da quelle dell'architettura MIPS ma estese per essere istruzioni VLIW. Ogni core ha una serie di registro e tre unità funzionali, due ALU per gli interi e un'unità load-store. Ogni tile ha una cache L1 da 8 KB per i dati, 8 KB per le istruzioni e una cache L2 da 64 KB. I tile possono vedere una cache L3 formata da tutte le cache L2 dei core da 5 MB. Ogni tile può eseguire un sistema operativo completo e più core possono essere combinati per eseguire un sistema operativo in modalità SMP. Mediamente ogni tile consuma 300 milliWatt e il processore complessivamente può sviluppare di picco 192 miliardi di operazioni su interi al secondo.
Il TILE64 ha quattro controller DDR2, due interfacce Ethernet da 10 Gigabit, due interfacce PCI e un'interfaccia di input/output flessibile che può essere programmata per gestire molteplici protocolli. Il processore è prodotto con un processo a 90 nm e con frequenze di funzionamento comprese tra i 600 e i 900 MHz.
Secondo il CTO e cofondatore Anant Agarwal, Tilera mira a produrre processori per dispositivi di rete e per dispositivi video, mercati che richiedono elevate potenze di calcolo e non necessitano di compatibilità con le architetture X86.
Note
Voci correlate UltraSPARC T2
Collegamenti esterni
https://arstechnica.com/articles/paedia/cpu/MIT-startup-raises-multicore-bar-with-new-64-core-CPU.ars https://web.archive.org/web/20130119201711/http://news.com.com/Chipmakers+aim+to+unclog+data+paths/2100-1006_3-6203218.html
Categoria:Microprocessori