Zen 3 és el nom d'una microarquitectura de CPU d'AMD, llançada el 5 de novembre de 2020. És el successor de Zen 2 i utilitza el procés de 7 nm de TSMC per als xiplets i el procés de 14 nm de GlobalFoundries per a la matriu d'E/S dels xips de servidor i 12 nm per als xips d'escriptori. Zen 3 alimenta els processadors d'escriptori convencionals Ryzen 5000 (amb nom en codi "Vermeer") i els processadors de servidor Epyc (amb nom en codi "Milan"). Zen 3 és compatible amb plaques base amb xips de la sèrie 500; les plaques base de la sèrie 400 també van ser compatibles amb determinades plaques base B450/X470 amb certes BIOS. Zen 3 és l'última microarquitectura abans que AMD canviés a la memòria DDR5 i als nous sòcols, que són AM5 per als xips "Ryzen" d'escriptori juntament amb SP5 i SP6 per a la plataforma de servidor EPYC i sTRX8. Segons AMD, el Zen 3 té una mitjana d'instruccions per cicle (IPC) un 19% més alta que el Zen 2.
L'1 d'abril de 2022, AMD va llançar la nova sèrie Ryzen 6000 per a portàtils/mòbils, utilitzant una arquitectura Zen 3+ millorada amb millores arquitectòniques notables en l'eficiència energètica i la gestió de l'energia. I una mica més tard, el 20 d'abril de 2022, AMD també llançaria el processador d'escriptori Ryzen 7 5800X3D, que augmentava el rendiment dels jocs al voltant d'un 15% de mitjana utilitzant per primera vegada en un producte de PC una memòria cau L3 apilada verticalment en 3D. Concretament en forma d'un dau "3D V Cache" de 64 MB de memòria cau L3 fabricat amb el mateix procés TSMC N7 que el CCD Zen 3 de 8 nuclis al qual s'uneix directament un híbrid de coure a coure.
Característiques Com a primer redisseny en gran part "des de zero" del nucli de la CPU Zen des del llançament original de la família d'arquitectures a principis del 2017 amb Zen 1/Ryzen 1000, Zen 3 va suposar una millora arquitectònica significativa respecte als seus predecessors; tenint un augment molt significatiu de l'IPC del +19% respecte a l'arquitectura Zen 2 anterior, a més de ser capaç d'assolir velocitats de rellotge més altes.
Igual que el Zen 2, el Zen 3 està compost per fins a 2 matrius de nuclis complexos (CCD) juntament amb una matriu d'E/S separada que conté els components d'E/S. Un CCD del Zen 3 està compost per un nucli únic complex (CCX) que conté 8 nuclis de CPU i 32MB de memòria cau L3 compartida, això contrasta amb Zen 2, on cada CCD està compost per 2 CCX, cadascun dels quals conté 4 nuclis emparellats amb 16MB de memòria cau L3. La nova configuració permet que els 8 nuclis del CCX es comuniquin directament entre ells i amb la memòria cau L3 en comptes d'haver d'utilitzar la matriu d'E/S a través de l'Infinity Fabric.
Zen 3 (juntament amb les GPU RDNA2 d'AMD) també va implementar Resizable BAR, una característica opcional introduïda a PCIe.2.0, que es va anomenar Smart Access Memory (SAM). Aquesta tecnologia permet a la CPU accedir directament a tota la VRAM de les targetes de vídeo compatibles. Intel i Nvidia també han implementat aquesta funció des de llavors.
Millores miniatura|Comparació de dissenys de CCD per a Zen 2 i Zen 3 Zen 3 ha fet les següents millores respecte a Zen 2:
Un augment del 19% en les instruccions per rellotge El xiplet del nucli base té un únic complex de vuit nuclis (enfront dels dos complexos de quatre nuclis del Zen 2) Un grup de memòria cau L3 unificat de 32 MB disponible per igual per als 8 nuclis d'un xiplet, en comparació amb els dos grups de 16 MB del Zen 2 compartits entre 4 nuclis en un complex de nuclis. Al mòbil: Un L3 unificat de 16 MB Un CCX unificat de 8 nuclis (de 2 CCX de 4 nuclis per CCD) Amplada de banda de predicció de ramificació augmentada. La mida del buffer de destinació de la branca L1 ha augmentat a 1024 entrades (enfront de 512 al Zen 2). Noves instruccions VAESInstruccions AES vectorials de 256 bits INVLPGB Buidat de TLB de difusió CET_SS Tecnologia d'aplicació del flux de control/Shadow Stack Unitats enteres millorades Planificador d'enters de 96 entrades (en lloc de 92) Fitxer de registre físic de 192 entrades (en lloc de 180) 10 números per cicle (en lloc de 7) 256 entrades de memòria intermèdia de reordenació (en lloc de 224) menys cicles per a operacions DIV/IDIV (10...20 de 16...46) Unitats de coma flotant millorades Amplada de despatx de 6 μOP (en lloc de 4) Latència FMA reduïda en 1 cicle (de 5 a 4) Memòria cau L3 de biblioteca densa apilada verticalment en 3D addicional de 64 MB (en models -X3D)
Referències
Categoria:Microprocessadors x86 d'AMD