Compute Express Link (CXL) és un estàndard obert per a connexions d'unitat central de processament (CPU) a dispositiu i CPU a memòria d'alta velocitat i gran capacitat, dissenyat per a ordinadors de centres de dades d'alt rendiment. CXL es basa en la interfície física i elèctrica sèrie PCI Express (PCIe) i inclou el protocol d'entrada/sortida de blocs basat en PCIe (CXL.io) i nous protocols coherents amb la memòria cau per accedir a la memòria del sistema (CXL.cache) i la memòria del dispositiu (CXL). .mem). Les capacitats de comunicació en sèrie i d'agrupació permeten que la memòria CXL superi les limitacions de rendiment i empaquetament de socket de la memòria DIMM comuna quan s'implementa capacitats d'emmagatzematge elevades.
Història La tecnologia CXL va ser desenvolupada principalment per Intel. El Consorci CXL es va formar el març de 2019 pels membres fundadors Alibaba Group, Cisco Systems, Dell EMC, Meta, Google, Hewlett Packard Enterprise (HPE), Huawei, Intel Corporation i Microsoft, i es va incorporar oficialment el setembre de 2019. A partir de gener de 2022, AMD, Nvidia, Samsung Electronics i Xilinx es van unir als fundadors al consell d'administració, mentre que ARM, Broadcom, Ericsson, IBM, Keysight, Kioxia, Marvell Technology, Mellanox, Microchip Technology, Micron, Oracle Corporation, Qualcomm, Rambus, Renesas, Seagate, SK Hynix, Synopsys i Western Digital, entre d'altres, van ser membres col·laboradors. Els socis de la indústria inclouen el PCI-SIG, Gen-Z, SNIA, i DMTF.
L'1 d'agost de 2022, les especificacions i els actius d'OpenCAPI es van transferir al Consorci CXL, que ara inclou empreses darrere de tecnologies d'interconnexió coherents amb memòria com OpenCAPI (IBM), Gen-Z (HPE) i CCIX (Xilinx) estàndards oberts i protocols propietaris InfiniBand/RoCE (Mellanox), Infinity Fabric (AMD), Omni-Path i QuickPath/Ultra Path (Intel) i NVLink/NVSwitch (Nvidia).
Especificacions L'11 de març de 2019, es va llançar l'especificació CXL 1.0 basada en PCIe 5.0. Permet que la CPU host accedeixi a la memòria compartida en dispositius accelerad ors amb un protocol coherent de memòria cau. L'especificació CXL 1.1 es va publicar el juny de 2019.
El 2 d'agost de 2022, es va publicar l'especificació CXL 3.0, basada en la interfície física PCIe 6.0 i la codificació PAM-4 amb el doble d'amplada de banda; Les noves característiques inclouen capacitats de teixits amb commutació multinivell i diversos tipus de dispositius per port, i una coherència millorada amb DMA peer-to-peer i compartició de memòria.
Protocols L'estàndard CXL defineix tres protocols separats:
CXL.io: basat en PCIe 5.0 amb algunes millores, proporciona configuració, inicialització i gestió d'enllaços, descobriment i enumeració de dispositius, interrupcions, DMA i accés d'E/S de registre mitjançant càrregues/magatzems no coherents. CXL.cache: permet als dispositius perifèrics accedir i emmagatzemar de manera coherent la memòria de la CPU de l'amfitrió amb una interfície de sol·licitud/resposta de baixa latència. CXL.mem: permet que la CPU host accedeixi de manera coherent a la memòria cau del dispositiu amb ordres de càrrega/emmagatzematge tant per a l'emmagatzematge volàtil (RAM) com per a l'emmagatzematge no volàtil persistent (memòria flash).
Referències
Categoria:Busos serials